英特尔创始人之一戈登·摩尔于1965年提出：集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍。但随着芯片制造技术的不断发展，摩尔定律正在趋缓。
根据IEEE组织发布的半导体路线发展图，未来集成电路技术发展将主要集中在2个方向：一是继续遵循摩尔定律缩小晶体管特征尺寸（More Moore），但是随着晶体管尺寸的缩小，密度逐步逼近极限，单位数量晶体管的成本下降幅度正在持续降低。二是向多类型方向发展、拓展摩尔定律（More Than Moore），对于封测方向，迭代出先进封装技术，将模拟、光电、传感等集成在一个系统内，以突破材料的物理极限以及工艺成本限制，实现系统的性能提升和功能融合。
目前，先进制程工艺逐渐逼近物理极限，越来越多的厂商开始将研发方向由先前的“如何把芯片变得更小”转变为“如何把芯片封得更小”。同时，由于电子产品的多功能化、小型化，以及对体积、功耗、可靠性要求的不断提高，先进封装技术逐渐成为半导体制造行业的关注重点。
1.2. 发展历程
集成电路封装是指将制备合格芯片、元件等装配到载体上，采用适当连接技术形成电气连接，安装外壳，构成有效组件的整个过程，封装主要起着安放、固定、密封、保护芯片，以及确保电路性能和热性能等作用。集成电路封装技术的发展趋势可归纳从有线到无线，芯片级封装到晶圆级封装，2D封装到3D封装，集成电路封装行业大致划分为五个发展阶段：
1)第一阶段：20世纪70年代以前：
此阶段的主要封装形式为通孔插装型封装，以DIP（Dual In-line Package, 双列直插式封装) 和SIP（Single-Inline Package，单列直插式封装)为主，安装密度≤10引脚/cm2，特点是插孔安装到PCB板上，此类技术密度、频率不高，难以满足高效自动化生产的要求。
图1：SIP（左）/DIP（右）封装
2)第二阶段：20世纪80年代：
此阶段的主要形式为表面贴装，用引线替代第一阶段的针脚，并贴装到PCB板上，以SOP（Small Outline Package，小外形表面封装）和QFP（Quad Flat Package，方型扁平封装）为代表，安装密10-50引脚/cm2，封装密度有所提高，体积有所减少。
图2：SOP（左）/QFP（右）封装
3)第三阶段：20世纪90年代：
此阶段的主要形式为球栅阵列封装，该阶段出现了BGA（Ball Grid Array，球栅阵列封装）、CSP（Chip Scale Package，芯片级封装）、WLP（Wafer Level Packaging，晶圆级封装）为代表的先进封装技术，第二阶段的引线被取消，这种技术解决了多功能、高集成度、高速低功耗、多引线的集成电路芯片的封装问题。
图3：BGA封装
4)第四阶段：20世纪末开始：
此阶段产生了各种先进封装形式，MCP（Multi-Chip Package，多芯片组装）、3D封装、SIP（System in Package，系统级封装）开始出现。
5)第五阶段：21世纪前10年开始：
此阶段Fan-in（扇入型）、Fan-out（扇出型）等晶圆级别封装开始出现。目前全球半导体封装的主流正处在第三阶段的成熟期和快速发展期，以CSP、BGA、WLP等主要封装形式进入大规模生产时期，同时向第四、第五阶段发展。
1.3. 产业链情况
在半导体产业链中，封测位于芯片设计与芯片制造后，最终芯片产品之前，属于半导体制造后道工序。其中封装是指将生产加工后的晶圆进行切割、焊线塑封，使集成电路与外部器件实现电气连接、信号连接的同时，对集成电路提供物理、化学保护。测试是指利用专业设备，对封装完毕的集成电路进行功能、性能测试。
封装环节占据封测价值量的绝大部分，据Gartner统计，封装环节占整个封测市场份额的80-85%，测试环节占整个封测市场份额约15-20%，而在封装过程中，设备和材料价值量最高，分别占30%-40%和20%-30%。
图4：先进封装产业链
1.4 市场规模
（1）封测
全球：根据Yole统计，2022年全球封测市场规模为815.0亿美元，同比增长4.9%，预计到2026年市场规模有望达961.0亿美元，2022年-2026年CAGR为4.2%。
中国：据中国半导体行业协会统计，2022年中国大陆封测市场规模为2995.0亿元，预计到2026年市场规模有望达3248.4亿元，2022年-2026年CAGR为2.0%。
从上述数据可以看出，中国大陆封测市场2022年占比大约52%，到达全球封测市场的一半，但是规模增速相比全球要稍弱。
图5：全球/中国大陆封测市场规模
（2）先进封装
全球：据Yole数据统计，2022年全球先进封装市场规模为378.0亿美元，到2026年全球先进封装市场规模达482.0亿美元，2022年-2026年全球先进封装市场规模CAGR为6.3%。
中国：据Yole数据统计，2020年中国大陆先进封装市场规模为903亿元，预计2023年中国先进封装市场规模预计达1330亿元。
不难看出，中国的封装产业处于“大而不强”的发展阶段，产业规模占据全球约一半份额，但技术先进性上仍存在较大差距。全球先进封装市场渗透率达到46%超过国内先进封装渗透率25%，国内目前先进封装技术的普及程度相对较低。但是中国先进封装市场的复合增速10.16%高于全球6.3%，有较大的增长潜力。
1.5. 下游场景
1.5.1 结构划分
应用层面，手机&消费电子为先进封装最主要应用领域。据Yole统计，2018年先进封装市场规模共约276亿美元，其中手机&消费电子、汽车&交通工具、通信基础设施占比分别为84%、9%、6%，预计2024年占比分别为73%、15%、11%。
图6：2018/2024年全球先进封装应用市场占比
1.5.2 新增长点
高性能计算为AIGC核心，高端芯片需求带动先进封装增长。随着ChatGPT引爆AIGC（生成式AI），AIGC技术赋能千行百业，AIGC大模型的训练和推理需要大量的高性能计算（HPC）算力支持，对更高计算能力和更少延迟的需求大幅增加，HPC市场将持续扩张。
图7：2021-207E全球HPC市场规模
在大模型的研发过程中，需要支撑千亿参数规模并行训练的算力和框架，这通常要几千张高算力的AI加速卡同时连续运行，将推动AI芯片的生产和部署。Gartner预计2023年AI芯片全球市场规模达534亿美元，到2027年AI芯片规模预计将比2023年的市场规模增长一倍以上，达到1194亿美元，2022-2027年化复合增速为22%。
先进封装技术主要提升以下两方面性能：
1）计算能力：随着半导体工艺节点向7nm及以下发展速度减慢，集成电路行业逐渐走进后摩尔时代。芯片受制于尺寸极限，已经很难继续扩大尺寸，增加晶体管数量。而在以AIGC代表的高性能计算领域，技术创新对高效节能芯片要求强烈，Chiplet封装概念及2.5D/3D封装已快速兴起并成为高性能计算应用技术趋势。
2）存储能力：大模型的推理和训练是内存密集型工作，而存储器发展速度远落后于处理器，从内存中存储和检索数据的能力将制约AI芯片性能的发挥，即内存墙。HBM（High Bandwidth Memory）的出现，在传统DDR内存和片上缓存的基础上，通过不断堆叠，大幅提高内存和带宽，进而提升了AI芯片的计算能力。而HBM目前采用台积电的CoWoS先进封装技术，即通过垂直堆叠多个DRAM，与GPU通过中介层互联封装在一起，在较小的物理空间里实现高容量、高带宽、低延时与低功耗。
从技术路线上来看，先进封装技术主要包括倒装技术、晶圆级封装、2.5D/3D封装三种路线，下面进行具体介绍。
（1）定义
FC技术：FC（Flip Chip）技术是指直接在芯片I/O焊盘上沉积凸块，然后将芯片电气面朝下，倒扣在封装衬底上实现电气互联的封装技术。
图8：传统封装VS倒装封装
性能优点：除去引线，显著减小封装尺寸；提高I/O引脚数量；具有更好的电学性能，可突破传统封装的频率上限；具有更强的散热性能。
构成：包括芯片、互连结构、基板以及底部填料等。
图9：倒装技术结构
（2）封装工艺
目前主流封装工艺有回流焊和热压键合TCB两种形式：
1）回流焊工艺（适合40μm以上）：首先将凸块浸蘸助焊剂，并贴在基板上，助焊剂的粘性可将芯片软性固定，以防止其位置偏移，之后进入回流炉。在特定的升温下，凸块焊球会熔化为液态，铜柱基于表面张力使得芯片回流对位，最后在降温作用下变成固相连接。
回流焊的方式效率高，成本低，是目前主流的焊接方式。其不足一是容易翘曲，这跟热膨胀系数有关，由于整个封装由不同的材料组成，在回流炉中加热会导致这些不同的材料以不同的速度膨胀，当芯片和基板膨胀和冷却时，膨胀系数的差异会导致翘曲；不足二在于回流过程中芯片的自由偏移，焊接凸块间距越小，芯片尺寸越大，则偏移失效越严重。
图10：回流焊工艺
2）TCB（热压键合）工艺（适合10μm~40μm的凸块间距)：首先基板涂覆Flux（助焊剂）后真空吸附固定在加热板上，Bond Head （贴片头）吸起芯片，芯片在真空吸附下平整的贴合Nozzle（吸头）之下。其次光学相机辅助基板所在的解热板与芯片完成对位，Bond Head向下运动直到接触到基板并与凸块对准，同时芯片会被快速加热，确保锡球完全熔化浸润芯片和基板上的连接点；最后Bond Head快速降温，锡焊变为固相，Bond Head释放真空，回到待机位置。
图11：TCB焊接工艺
TCB工艺的核心在TCB设备，TCB设备的核心是贴片头，由高精度线性伺服马达驱动无摩擦空气轴承运动，垂直方向的运动精度可以控制在1μm以内，从而实现锡球熔化过程下的微移动的精准控制，芯片的偏移小于2.5μm；贴片头配备应力控制单元、快速升降温脉冲加热器、主动倾斜控制系统，主动倾斜控制系统可以精确调节脉冲加热器的共面度，使其与基板所在的加热板表面完美贴合，可使上下两个平面共面间距不超过3um，几乎可以消除芯片翘起问题。
（1）定义
WLP（Wafer Level Package，晶圆级芯片封装）技术是对整片晶圆进行封装后再切割得到单个成品芯片的技术。WLP技术先封装后切割，封装后芯片尺寸与裸片一致。传统封装工艺与WLP技术的关键区别在于，植球过程中，前者将锡球放置在基板上，而后者将锡球放置在晶圆顶部，因此WLP技术无基板。
图12：传统封装VS晶圆级封装
（2）分类
FIWLP/FOWLP（扇入型封装/扇出型封装）：
扇入型封装利用RDL层将电信号向内扩展至芯片中心，封装尺寸基本等于芯片尺寸，且封装用锡球在芯片大小内，可容纳的I/O数量较少（一般低于400），多用于小型便携产品；
扇出型封装则将电信号向外扩展至芯片外的区域，因此后者可连接更多引脚，锡球也在芯片外，面积最大有芯片的1.2倍。相比于扇入型，扇出型封装具有更好的扩展能力、电气性能和热性能，多用于基带处理器、射频收发器、5G、医疗器件处理器等低耗高频高速的设备中。
图13：扇入型和扇出型封装
（3）工艺
扇入型晶圆级封装：
1）溅射：在晶圆表面制备UBM金属层，金属层包括增强晶圆粘合性的黏附层，可在电镀过程中提供电子的载流层，以及具有焊料润湿性、并可阻止镀层和金属之间形成化合物的扩散阻挡层。
2）涂胶：通常有旋涂（Spin Coating）、薄膜层压（Film Lamination）和喷涂（Spray Coating）三种方法将光刻胶涂覆在晶圆上，通常采用旋涂方式，薄膜层压适合厚涂光刻胶，喷涂适合较粗糙的晶圆以保持厚度均匀。涂覆光刻胶后，需用通过前烘（Soft Baking）来去除溶剂，以确保粘性光刻胶保留在晶圆上且维持其原本厚度。
3）光刻：通过照射将掩模上的图案投射到晶圆表面的光刻胶上，通过光刻机在光刻胶上绘制电路图案，再利用显影完成光刻步骤。
4）电镀：采用电镀工艺形成铜层，铜层可充当实现电气连接的金属引线，或是焊接处的凸点。
5）刻蚀：去除光刻胶，采用剥离液（Stripper），通过水坑式、浸没式，或喷淋式等方法来实现。
6）制备绝缘层：绝缘层是晶圆级芯片封装中的钝化层，用于区分锡球放置区域，防止回流焊时附着在金属层上的锡球会持续融化，无法保持球状。
7）切割封装：利用光刻工艺在绝缘层上绘制电路图案后，再通过植球工艺使锡球附着于绝缘层。对封装完成的整片晶圆进行切割后，即可获得多个独立的扇入型晶圆级芯片封装体。
图14：扇入型封装示意图
扇出型晶圆级芯片封装工艺：扇出型封装的核心在于晶圆模塑，首先需要在等同于晶圆形状的载片上贴附一层薄膜。切割晶圆后，再按照一定间距将优质芯片贴在薄膜上，接下来对芯片间隔区域进行模塑，以形成新形状。晶圆模塑完成后，载片和薄膜将被移除。随后在新形成的晶圆上，利用晶圆设备创建金属导线，并附着锡球以便封装。最后，将晶圆切割成多个独立封装体。
图15：扇出型封装示意图
（1）定义
2.5D封装和3D封装是多芯片立体堆叠的封装技术：
1）2.5D封装：将芯片并列排在硅中介板上，经由微凸块连结，让硅中介板之内金属线可连接不同芯片电子讯号；再透过TSV来连结下方金属凸块，再经由导线载板连结外部金属球，实现芯片、芯片与封装基板之间互连，技术相对3D成熟，系统散热性好；
2）3D封装：芯片直接通过TSV连接，采取堆叠方式，不需要硅中介层，芯片直接电气互联，实现高密度、高带宽、低延迟的性能，主要应用在高性能计算。
图16：2.5D/3D封装外部图（左）/内部图（右）
（2）工艺
2.5D/3D封装主要技术核心在TSV硅通孔技术，TSV生产流程涉及到深孔刻蚀、PVD、CVD、铜填充、微凸点及电镀、清洗、减薄、键合等工艺，其中深孔刻蚀、气相沉积、铜填充、CMP去除多余金属、晶圆减薄、晶圆键合等工序涉及的设备最为关键。
另外RDL技术也是非常重要的因素，在2.5D IC集成中，以台积电CoWoS-S为例，其在中间层上下都布有宽间距的RDL层，通过TIV（Through interposer Via）进行信号和电气传递，在高速传输中提供低损耗的高频信号。在3D封装中，如果上下是不同类型的芯片进行堆叠，则需要通过RDL重布线层将上下层芯片的IO进行对准，从而完成电气互联。随着工艺技术的发展，RDL金属布线的线宽和线间距越来越小，从而提供更高的互联密度。
为了实现上述的技术路线，凸块、重布线和硅通孔等技术要素是前提。
（1）定义
凸块技术：Bump（凸块）技术是倒装的核心技术，通过在晶圆或芯片表面焊接球状或柱状金属凸块来实现界面间的电气互联和应力缓冲。
（2）工艺
经过溅镀、上胶、电镀、去胶、蚀刻，最后经过回流焊或热压键。
图17：凸块技术工艺
（3）分类
目前主要分为四大类，其中铜凸块以高性价比、高性能应用最为广泛。
表1：凸块分类
（4）金属层
在芯片表面金属层上制备芯片凸块时，为了防止封装中的金属及污染离子向芯片表面金属层扩散造成腐蚀或形成硬脆的金属间化合物，降低互连系统的可靠性，需要在芯片表面金属层与芯片凸块之间添加UBM（Under Bump Metal lurgy，凸块下金属化层）结构作为金属层。UBM结构包括增强晶圆粘合性的黏附层，可在电镀过程中提供电子的载流层，以及具有焊料润湿性、并可阻止镀层和金属之间形成化合物的扩散阻挡层。
（1）定义
RDL（重布线层技术）是用于水平方向电气延伸和互联的技术。由于I/O触点通常分布芯片四周，如果直接进行倒装封装会因为引线过少或过密影响连接效果，RDL通过改变线路I/O端口原有的设计，加大I/O端口间距，提供较大的凸块焊接面积，同时减小基板与元器件间的应力，提高元器件的可靠性。此外封装工艺RDL可取代部分芯片线路，从而缩短芯片开发时间。
图18：RDL重布线层
（2）工艺
具体工艺流程如下：再钝化形成绝缘层并开口；后利用旋涂膜技术涂覆烘烤后形成金属层；上光刻胶，曝光显影后形成线路图再电镀铜垫；去胶、刻蚀；第一层布线完成后重复步骤，开始形成第二层。
图19：RDL制作工艺
RDL的制作方式包括电镀法、大马士革法等，由于电镀法成本低，被封测厂广泛应用，大马士革法相比电镀法的主要优点在于不需要电镀金属。
（一）定义
TSV技术是2.5D/3D封装的关键工艺。中介层是一种由硅及有机材料制成硅基板，是先进封装中多芯片模块传递电信号的管道，可以实现芯片间的互连，也可以实现与封装基板的互连，充当多颗裸片和电路板之间的桥梁。硅中介层是一种经过验证的技术，具有较高的细间距布线能力和可靠的TSV能力，可以实现高密度I/O需求。
图20：芯片上TSV示意图
（二）工艺
依据TSV通孔生成的阶段TSV工艺可以分为：Via-First、Via-Middle、Via-Last，目前Via-Middle应用最普遍。
1）Via-First：TSV在前道工艺（例如晶体管）之前制造，由于是在器件制造之前，因此可以使用高温工艺来制造绝缘层，其劣势在于填充通孔的材料受限，由于后续晶体管制造过程中会有高温的环节，此时如果填充材料为铜的时候，铜会很容易扩散到硅材料中。
2）Via-Middle：TSV在前道后，后道前制备。Via-Middle的优势在于可以实现较小的TSV结构间距，再布线层通道阻塞小以及TSV结构电阻也会较小，其劣势主要在于它必须适合产品器件性能要求这样才不会干扰器件，并且也不会干扰相邻的布线层。
3）Via-Last：TSV在后道工艺后制造TSV，Via-Last（从晶圆正面）的方式由于在刻蚀的时候除了刻蚀硅之外，还需刻蚀整个电介质层，以及会阻塞布线通道，因此较少被使用。Via-Last从晶圆背面进行通孔，可以简化工艺流程，背面后通孔工艺被广泛用于图像传感器和MEMS器件。
（三）工艺流程
TSV工艺需要DRIE、CVD、PVD、CMP等设备，具体工艺流程如下：首先通孔刻蚀，运用激光刻蚀、湿法刻蚀或深反应离子刻蚀技术在硅片上打孔；再在硅孔内形成绝缘层，防止通孔间漏电或串扰，以及运用物理气相沉积等方法形成金属层；然后运用电镀工艺在通孔内填充铜、钨、多晶硅等金属材料；最后运用CMP工艺对晶圆片进行抛光减薄，目的是使TSV露出，使用粘合剂、金属或氧化物实现多层硅芯片的堆叠和键合。
（1）定义
Chiplet即小芯粒，Chiplet技术是将原本一块复杂的SoC芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，再将每个单元选择最适合的半导体制程工艺进行分别制造，通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组的技术。
图22：SOC/SIP/Chiplet三种工艺对比
（2）技术特征
Chiplet技术特征包括IP芯片化、集成异构化、集成异质化、I/O增量化：
1）IP芯片化：
以往设计SoC系统级芯片，可通过采购不同IP，结合自研模块进行集成。IP核的通常分为软核、硬核和固核3类，其中硬核是在EDA设计领域经过验证的设计版图，一般不可轻易修改，从完成IP核所花费的成本来讲，硬核代价最大。在Chiplet模式中，对于硬核IP，芯片设计公司无需自行设计与生产，只需采购已成型的裸片，再进行集成，所以Chiplet可以看成是一种硬核形式的IP。
图23：Chiplet是硬核形式的IP
Chiplet将已有合格裸片进行集成设计，设计周期相比SOC缩短近6个月，且不同模块可以分别迭代，加块芯片迭代速度。
2）集成异构化：传统SoC架构无法实现异构化集成，而Chiplet技术可对采用不同工艺、不同功能、不同制造商制造的组件进行封装，例如可将不同制程的Chiplet通过异构集成技术封装在一起，仅对CPU、GPU采用先进制程，对其他模块采用成熟制程，有效降低对先进制程的依赖，减少了14nm晶圆的用量。
图24：Chiplet的异构集成
3）集成异质化：传统SoC架构无法实现异质化集成，而Chiplet技术可将不同的半导体材料封装在一起，融合各材料的优质性能。例如，磷化铟（InP）具备高增益和高功率的特点，能提供最大频率为1THz的晶体管，适用于超高速混合信号电路。而氮化镓（GaN）具有出色的击穿能力、更高的电子密度和电子速度以及更高的工作温度，适用于微波射频、电力电子和光电子领域。
4）I/O增量化：传统封装设计中，I/O数量通常控制在几百或数千个。但Chiplet设计将大芯片切割成多块小裸die，其间的互联数量急剧增大，I/O数量可多达几十万个。这在传统封装设计中是难以想象的。I/O的增量化有助于实现裸die间高带宽、低延迟的通信。I/O数量的急剧增大，也对Chiplet设计提出更高要求。
（3）显著优势
1）良率提高
对于晶圆制造工艺而言，芯片面积越大，工艺的良率越低。由于每片晶圆上都有一定概率的失效点，而对于晶圆工艺来说，在同等技术条件下难以降低失效点的数量，因此被制造的芯片面积较大，失效点落在单个芯片上的概率就越大，所以良率会下降。通过运用Chiplet的手段，可以将大芯片拆解分割成几颗小芯片，单个芯片面积变小，失效点落在单个小芯片上的概率将大大降低，从而提高良率，根据良率模型计算，600mm2的芯片良率大约为33.91%，而100 mm2的芯片良率提高到82.15%。
图25：Chiplet的良率
2）成本降低
Chiplet成本降幅幅主要来源于良率提升，较小芯片良率几乎是大型单片芯片两倍，从而节省100美元裸片总芯片成本；由于小芯片需要额外芯片到芯片连接区域，故多芯片封装组装成本与损耗更高，且测试环节多个芯片而不是一个芯片，测试总成本较高；封装成本抵消大约一半芯片成本节省，净收益为13%。
在更先进制造节点中，小芯片在更广泛设计中具有优势。根据林利集团数据，在5nm工艺中，晶圆成本达17,000美元，故转移到更小芯片所节省成本更大，更易抵消封装成本增加，5nm净成本节省比7nm高约10%。
表2：Chiplet成本节约
3）性能提高
I/O数量及晶体管数量是影响芯片带宽的重要因素，而Chiplet可以显著增加芯片I/O数量及晶体管数量，以HBM与GDDR5为例，Chiplet可通过堆叠互联，单位面积晶体管数量翻倍。
先进封装参与者投入大量资金开发及引入新技术与材料。先进封装异构集成将推动半导体创新，提高整体系统性能，同时降低成本，未来3D堆叠间距将会进一步下降，Bump I/O间距将会缩小至40-50微米之间，重布层线宽间距将至2/2微米。
图26：先进封装技术路线图
混合键合工艺出现使得Bump Pitch进一步缩小，能够接近5μm以内。
（1）定义
Hybrid Bonding（混合键合）工艺：适合10μm以内的凸块间距，在混合键合出现前，倒装封装都是采用Solder Bump（焊锡球凸点）或Micro Bump（微凸点）来实现芯片与基板的电连接。Solder Bump/Micro Bump在制备工艺中都有植球的步骤，所植的球就是Solder Bum，Solder Bump是植在Copper Bump（铜柱）上。当Copper Bump Pitch 小于10~20μm时，焊锡球 Solder Bump就难以控制精度及准确性，于是就出现了Hybrid Bonding，Hybrid Bonding信号丢失率几乎可以忽略不计，这在高吞吐量，高性能计算领域优势明显。
图27：传统凸块
Hybrid Bonding（混合键合）是一种永久键合工艺，其将SiOx （介电键合）与Cu（嵌入式金属）通过范德华力结合起来形成互连。Hybrid Bonding中的Hybrid是铜bump、两个Chip面对面的其它非导电部分都要贴合，因此，Hybrid Bonding在芯粒与芯粒或者Wafer与Wafer之间是没有空隙的，不需要用环氧树脂进行填充。
混合键合可分为D2W（Die to Wafer，芯片到晶圆）以及W2W（Wafer to Wafer，晶圆到晶圆）的键合，D2W是指将单个芯片逐个键合到目标晶圆上，模具尺寸越大，使用D2W堆叠越有利，成本效益越高，W2W是指将两片晶圆高精度对准、接合，实现两片晶圆之间功能模块集成的工艺，W2W量产进度更快，但D2W应用前景更大。
HB技术简化3D堆叠布线层，与含有TSV的3D堆叠技术相比，HB工艺中铜触点pitch size少于10微米，可实现更高互联密度HB技术,且可直接省略再布线，使设计难度降低，避免再布线及倒装回流焊可提高可靠性。
表3：HB技术优势
倒装封装目前市场份额最大，2022年全球倒装封装技术市场规模为291.27亿美元，占比达77%，到2026年其市场规模有望增加至339.80亿美元。其他高阶的封装形式（如Fan-Out、3D）占比将有所提升，其中3D技术市场规模增长速度最快，2019年-2026年期间的复合年增长率为22.7%，预计2026年市场份额将达到15.3%。
图29：全球各先进封装技术市场规模（亿美元）
先进封装市场马太效应明显。2021年ASE（日月光）市占率居首，份额为26%。台积电和安靠并列第二，长电科技位列第四，市占率为10%。2021年CR5为76%，而2016年CR5为48%，5年间提升了28%，份额前五名中仅长电和日月光仍位列其中。
图30：2021年先进封装市占率
Fab/IDM厂和OSAT错位竞争，Fab/IDM厂商涉足3D堆叠，OSAT主攻倒装、扇出和晶圆级封装。
1）Fab/IDM厂基于前道制造优势和硅加工经验，聚焦产品性能，多开发基于Si-interposer的2.5D或3D封装技术。从头部厂商的封装类型来看，三星的3D堆叠产品最高，达67%，主要系其存储产品占比较高所致。其次为台积电，3D堆叠占比为46%；凭借其InFO在苹果产品中的渗透，台积电扇出型封装占比也达到了33%。
2）OSAT厂商则聚焦于载板技术，成本为先，产品结构中倒装仍是主力，FCBGA和FCCSP占比在ASE中为38%和29%，在安靠中为28%和33%，在长电中为28%和31%。
图31：2021年头部厂商封装类型一览
Bump Pitch（凸块间距）越小，封装集成度越高，难度越大。从Bump Pitch来看，台积电3D Fabric技术平台下的3DSoIC、InFO、CoWoS均居于前列，其中3D SoIC的bump Pitch最小可达6um，居于所有封装技术首位，其次为英特尔的Foveros Direct，达10 um，三星的X-Cube大概能做到25 um。
先进封装的应用场景非常丰富，主要应用场景在CPU/GPU、APU、DPU等，受益于AI大模型的发展。
表4：各类型先进封装技术在终端应用
先进封装技术能提升系统的功能密度，多应用于高性能场景。目前主流的先进封装技术主要由国际半导体龙头厂商研发，技术研发的维度从2D逐渐提升至2.5D和3D，系统的功能密度也随之提升。同时，先进封装主要应用于高性能计算、高端服务器等领域，因此产品技术壁垒与价值量相对传统封装会更高。
表5：主要公司封装技术整理
台积电于2011年开始布局先进封装，到2022年、2023年营收中先进封装占比7%，2023年资本开支的10%将用于先进封装。
为了进一步发展微缩技术，以在单芯片片上系统中实现更小且更优异的晶体管，台积电发挥异质整合的优势，开发3D Fabric技术，将系统中的晶体管数量提高5倍以上。当前3D Fabric包含前道SoIC技术和后道InFO、CoWoS封装技术。
表6：台积电3D Fabric平台
（1）SoIC（System of Integrated Chips）
SoIC技术：2019年台积电推出，包括Chip-On-Wafer（COW）和Wafer-On-Wafer（WOW）两种方案。SoIC技术将同构和异构小芯片集成到单个类似SoC芯片中，使芯片面积更小更薄，可整体集成到后端先进封装（CoWoS及InFO）中。
图32：CoW (a)及WoW (b)结构示意图
（2）CoWoS（Chip on Wafer on Substrate）
CoWos是台积电2011年推出的首个2.5D先进封装技术，主要应用在HPC高性能计算。
1）工艺流程：分为前段CoW和后段oS工艺。CoW包括TSV、Si interposer的制作，在芯片上制备微凸块，其次进行与晶圆的键合，并进行晶圆级封装；oS工艺包括减薄、临时键合、植入C4、解键合、划片，最后实现与基板连接。
CoWoS工艺结束后再进行成品测试（FT）。当前有两种路径，一种是台积电完成晶圆和中介层生产，即CoWoS的“CoW”部分，然后交由自家（比如空余InFO产能）或别家封装厂完成“oS”部分；另一种方案是联电生产硅中介层，即“Co”部分，再送往安靠或日月光完成“WoS”部分。
2）技术迭代：第一代CoWoS主要用于大型FPGA。CoWoS-1的内插器裸片面积高达800mm2，非常接近光罩极限。第二代CoWoS通过掩模拼接显着增加了中介层尺，将中介层尺寸增加到1700 mm2，目前台积电正在开发第6代CoWoS ，硅中介层尺寸更大，面积达到约3400 mm2。
3）CoWoS分类：CoWoS-S、CoWoS-R和CoWoS-L：CoWoS-S中介层为硅基 Interposer，中介层尺寸可达1700 mm2，成本最高；CoWoS-R利用InFO技术，用有机中介层进行互连，更强调小芯片间的互连；CoWoS-L结合了CoWoS-S和InFO技术的优点，使用夹层与LSI（局部硅互连）芯片进行互连，并在其中嵌入局部的硅桥。
图33：CoWoS-S（上）、CoWoS-R（中）、CoWoS-L（下）技术
CoWoS单颗芯片收入预计约723美元/颗。台积电制造H100、A100、Epic Genoa及MI300四颗，且使用CoWoS封装，四颗芯片尺寸平均值为980 mm2。基于300mm晶圆70,695 mm2及台积电每月8,500片晶圆CoWoS产能，可得，台积电每月消耗613,171个CoWoS封装。按台积电CoWoS收入占总收入7%计算，每颗芯片产生CoWoS收入为722.85美元。
英伟达、博通、谷歌、亚马逊、NEC、AMD、赛灵思、Habana等公司已广泛采用CoWoS技术，2020年基于CoWoS-S的系统的总计算能力占所有500强系统总计算能力的50%以上。
（3）InFO (Integrated Fan-Out)
InFO是扇出型晶圆级系统集成技术，InFO技术使用Polyamide Film（聚酰亚胺薄膜）代替CoWoS中的硅中介层，实现高密度低成本，主要应用在物联网设备、5G等。
InFO包括 InFO_oS、InFO_PoP和InFO_LSI：InFO_PoP是FOWLP与PoP封装的结合体,将下层FOWLP封装芯片与上层DRAM芯片堆叠，通过TIV电气互联，主要用于移动平台，自2016年以来出货量超过12亿台；InFO_oS利用RDL技术并增加基板，已投产5年以上，专注于HPC客户；InFO_LSI则是在InFO_oS的结构基础上，嵌入了局部硅桥（LSI），增加互连速度，类似CoWoS。
图34：InFO_oS（上）、InFO_PoP（中）、InFO_LSI（下）技术
和台积电相似，英特尔也在先进封装领域布局多年，相继推出EMIB、Foveros和Co-EMIB等先进封装技术。
表7：英特尔技术
（1）EMIB（Embedded Multi-Die Interconnect Bridge）是2.5D封装技术，它是在载板中嵌入硅桥来完成芯片间互联，而不是采用2.5D封装中常见的硅中介层进行互联。结构简单及信号干扰低是英特尔主导开发EMIB路线主要优势，应用这一技术，封装过程中无需制造覆盖整个芯片硅中介层，以及遍布在硅中介层上大量TSV，而只需使用较小硅桥在裸片间进行互联即可。与普通封装技术相比，由芯片I/O至封装引脚连接并未发生变化，而无需再通过TSV或硅中介层进行走线。在降低不同裸片间传输延时同时也减少信号传输干扰。
（2）Foveros技术是英特尔推出的首款3D堆叠技术。Foveros技术是3D堆叠技术，可实现在逻辑芯片上堆叠逻辑芯片，进行横向及纵向之间互连，凸点间距进一步降低为50-25μm。Foveros封装过程与CoWoS较为类似，不同之处在于CoWoS中介层是一片裸晶圆，是无源中介层，但Foveros中介层是具有功能芯片，属于有源Si中介层。
Foveros Omni（第三代技术）：消除第一代顶部芯片需比底部芯片更小的限制，允许顶部芯片悬垂，构建铜柱以连接基板，可从顶部芯片边缘引入电力。与第二代Foveros相比，凸块密度增加50%，预计将于2023年量产。
Foveros Direct（第四代技术）：采用混合键合方式，其芯片间连接的凸点间距降低至10μm，密度比第三代提高6倍。
图35：英特尔EMIB（左）/Foveros（右）技术
三星基于“超越摩尔定律”方法的异构集成技术，沿着水平集成和垂直集成两种方向，先后研发出三大先进封装技术：I-Cube、H-Cube和X-Cube。I-Cube和H-Cube是2.5D封装方案。
表8：三星I-Cube技术
（1）I-Cube（Inter poser Cube）
I-Cube ：2.5D封装技术，以TSV和BEOL技术为基础，通过水平并行的方式集合两个以上不同尺寸和功能的芯片。根据中介层的不同，分I-CubeS和I-CubeE两种，分别对标台积电的CoWoS-S和CoWoS-L。I-CubeSc采用硅中介层。I-CubeE无TSV结构，采用嵌入式硅桥。
（2）H-Cube（Hybrid Substrate Cube）
H-Cube：2.5D封装技术，拥有硅中介层、小面积ABF载板和大面积HDI基板，适用于多个逻辑芯片和HBM的复杂系统专用于需要高性能和大面积封装技术的高性能计算、人工智能、数据中心和网络产品等领域。
（3）X-Cube（X tended Cube）
X-Cube ：3D封装技术，使用TSV技术在逻辑芯片上堆叠存储器芯片，计划在2024年实现量产。该技术采用在Z轴堆叠逻辑裸片的方法，将芯片垂直堆叠起来，大幅缩短互联距离、节省封装面积，直接对标台积电的SoIC技术。
国内目前在积极布局先进封装，上市公司以长电科技、通富微电、甬矽电子为代表的封测厂商，都在大力发展相关业务，长电科技是全技术路线布局，通富微电深度绑定AMD，甬矽电子作为后起之秀已经与多方合作。
国内华为也在布局，近期华为新增两条封装发明专利，名称为“芯片封装结构、其制备方法及终端设备”，公开号为CN116648780A和CN116670808A，其中，CN116648780A公开了一种创新的芯片封装结构，该结构包括第一芯片、第二芯片、第一重布线层、第二重布线层和垂直硅桥；CN116670808A公开了华为的芯片封装结构中的凸块结构设计，该设计通过在金属层上设置多个焊帽，增加了凸块结构的占用面积，从而分散了封装过程中对芯片内部的压力，同时还能提高凸块结构的散热和通电流能力。
表9：主要封测初创公司情况
英伟达是全球GPU芯片市场的绝对龙头，AMD紧随其后。根据JPR数据，2022年二季度，英伟达在全球独立GPU芯片市场占有率为79%，AMD以20%的市占率跟随其后。
（1）主要产品
人工智能发展离不开算力的支撑，随着模型的参数量和复杂程度不断增长，作为AI算力的主力芯片GPU需求也大幅增加，并且迅速迭代，英伟达当前主力产品为A100&H100：
1)A100 采用Ampere 架构，7nm制程，提供40/80GB HBM 2e两种版本，A100 80GB GPU，显存带宽超过2TB/s，可处理超大型模型和数据集；
2)H100采用更高效的Hopper架构，4nm制程，并配备80GB HBM3，相比A100，可将训练速度提高到9倍，推理速度提高到30倍；
3)H200（2023年11月发布）采用Hopper架构，4nm制程，在显存上大幅升级，配备141GB HBM3e，显存带宽高达4.8TB/s，可以提供更加高效的性能计算。
表10：英伟达A100/H100比较
（2）可选技术
HBM的高焊盘数和短迹线长度需要2.5D先进封装技术，以实现密集的短连接。当前HBM 2.5D封装的主流方案包括以台积电的CoWos-S为代表的硅中介层连接方案，以及英特尔的以EMIB为代表的硅桥接连接方案。
1)硅中介层的优势在于可以提供更高的互联密度，有效满足芯片异构集成的互联要求。硅中介层的缺点在于价格昂贵，且中介层面积受掩模版尺寸限制拓展难度愈发加大。
2)硅桥接方案不受掩模版尺寸限制，可以显著减小生产成本且使用灵活，但其生产制造难度更高，桥接层需要嵌入封装基板中，当前全球仅极少数基板厂商可以配合产品。且桥接层嵌入公差随互联密度增加控制难度加大，尤其是随着HBM3、HBM3E等更高密度的产品出现，HBM的桥接互联方案短期或存在一定带宽限制。
目前英伟达的封装主要采用台积电的CoWos技术：
2020年，英伟达采用台积电第4代CoWoS技术封装了其A100GPU系列产品，将1颗英伟达A100GPU芯片和6个三星电子的HBM2集成在一个1700mm2的无源转接板上，每个HBM2集成1颗逻辑芯片和8个动态随机存取存储器（DRAM），基板为12层FCBGA基板，尺寸为55mm×55mm。
图36：英伟达A100封装扫描图
（1）主要产品
AMD目前主要有MI250X、MI300X两款芯片：
表11：AMD M1250X/M1300X比较
最新的MI300X采用AMDCDNA3架构，Chiplet技术，共计13个芯片，包括9个5nm的计算核心（6个GCD+3个CCD），4个6nm的I/OD（中介层），8个合计容量达192GB 的HBM3，与MI250X相比，计算单元增加了约40%，内存容量增加1.5倍、峰值理论内存带宽增加1.7倍，相较Nvdia的A/H系列产品，MI300更进一步的将SOC拆分成了多颗小芯粒，并拥有更大的面积、芯粒数量、缓存颗粒数量。
图37：AMD MI300X配置示意图
（2）封装技术
MI300X采用3.5D封装，即通过混合键合技术实现XCD、I/Odie的3D堆叠，其次在硅中介层上实现与HBM的集成，从而实现了超过1500亿个晶体管的高密度封装。该封装方案由台积电提供，搭配SoIC技术与CoWoS技术共同实现。
图38：AMD MI300X封装垂直/截面示意图
在摩尔定律逐渐放缓、单位晶体管制造成本下降放缓的大背景下，先进封装技术尝试从平面扩展、空间扩展、异质集成等多个方面提高芯片的功能密度、降低生产成本、降低功耗，在手机、物联网、高性能计算等多个应用场景得到广泛应用。先进封装技术成为芯片制造行业重要的发展方向之一。
英特尔、三星、台积电、日月光、安靠等国际大厂，纷纷推出了自己的先进封装生产工艺平台，国内的长电、通富等封装厂也积极跟进最新技术。目前，整体来看国际市场先进封装的渗透率要高于中国，中国的封装行业处于“大而不强”的发展阶段。长远来看，国内巨大的市场给先进封装行业提供了广阔的应用空间，先进封装行业具有极大的发展潜力。
但先进封装技术，涉及大量的基础科学，包括材料、物理、化学、机械等多门学科，工艺的研发和成熟需要多年的经验积累，很难一蹴而就。此外，先进封装工艺的发展是以相关材料和设备为基础的，目前材料和设备的自主化问题也亟待解决。关于与先进封装涉及的设备和材料的研究，我们将在下一篇报告中进行探讨。
